München und San Francisco – 16. Februar 2004 – Dieser News Alert enthält eine Zusammenfassung der Vorträge, die von Infineon-Forschern auf der International Solid-State Circuits Conference (ISSCC 2004) gehalten werden. Die ISSCC 2004 findet vom 14. bis 19. Februar in San Francisco statt und ist die weltweit bedeutendste Konferenz auf dem Gebiet der Mikroelektronik-Entwicklung.

Auf der diesjährigen Konferenz werden die Forscher von Infineon sieben Beiträge zu unterschiedlichen Themen präsentieren. In einem Beitrag werden signifikante Weiterentwicklungen des von Infineon bereits früher präsentierten vollelektronischen DNA-Sensors vorgestellt. In einem weiteren Paper zeichnet Infineon mit einem neuen Schaltungs-, System- und Gehäuse-Konzept den Weg zu RFID-Tags für nur noch einen Cent auf. Darüber hinaus wird ein innovatives Design für einen schnellen AD-Wandler auf Basis der 90-nm-CMOS-Technologie beschrieben, der sich durch eine sehr geringe Stromaufnahme auszeichnet. Die technische Kompetenz von Infineon zeigt sich auch in CMOS-basierten Schaltungen für die drahtlose und drahtgebundene Kommunikation: Dazu gehören ein vierkanaliges ADSL2+ Analog Front End, ein Delta-Sigma-Modulator für ADSL, eine vollintegierte 13-GHz-PLL-Schaltung und ein schneller 10-bit-AD-Wandler mit neuen Algorithmen für Wireless-LAN-Anwendungen

Die Infineon-Beiträge zur ISSCC 2004 sind im Folgenden kurz zusammengefasst:

Neuer elektronischer DNA-Sensor-Chip: Paper 788 – A Fully Electronic DNA Sensor with 128 Positions and In-Pixel A/D Conversion

Infineon hat bereits an früherer Stelle ein vollelektronisches DNA-Sensor-Array mit 128 Sensoren vorgestellt, das auf einem elektrochemischen Prinzip basiert. Durch diesen elektronischen Ansatz ermöglicht sich eine Alternative für die bereits kommerziell verfügbaren Diagnosesysteme mit optischer Auswertung, bei deutlicher Kostensenkung und einfacherer Handhabbarkeit. Jedes Sensor-Pixel besteht aus einer Schaltung, die die Spannungen an der Sensor-Elektrode steuert und die verstärkten Sensorströme auf die Pixel-Ausgänge abbildet. Aus diesem Grund ist eine analoge Datenübertragung über den ganzen Chip erforderlich.

Auf Basis desselben Erfassungsprinzips stellt Infineon nun einen neuen DNA-Sensor-Array-Chip vor, bei dem in jedem Sensor-Pixel eine AD-Umwandlung realisiert wird. Jede Sensorposition enthält einen kompletten AD-Wandler mit einem Dynamikbereich von fünf Dekaden. Das demonstrierte 16x8-CMOS-Sensor-Array ist eine robuste Plattform für Messungen an geringen Strömen, die durch Energieumwandlung erzeugt werden. Durch die integrierten AD-Wandler ergeben sich wesentliche Vorteile: Steigerung der Homogenität bei der Sensor-Auswertung, digitales Datenformat im Sensor-Pixel, erhöhte Stabilität und das gleichzeitige Auslesen aller Sensoren.

Sehr preiswerte RFID-Lösung: Paper 1068 – Towards the One-Cent RFID Tags: AC-only Driven Circuits and Side-Wall Contact Packaging

Das letztendliche Ziel beim Einsatz von RFID (Radio Frequency Identification)-Lösungen ist der Ersatz von herkömmlichen Barcodes durch ein elektronisches System. Reduzierte Kosten bei den RFID-Tags erschließen mehr und mehr Anwendungen. Infineon zeigt einen neuen Ansatz für das RFID-Chip-Design mit Schaltungen, die direkt an Wechselspannung betrieben werden können. Dadurch entfallen die sonst erforderliche AC/DC-Umsetzung und die benötigte Chipfläche für Schaltungsteile wie Gleichrichter, Puffer-Kapazitäten, Taktgenerator oder Power-up-Schaltungen. Infineon hat für dieses neue Konzept entsprechende Logikelemente entwickelt und demonstriert ein funktionsfähiges Design. Für ein 96-bit-Design entsprechend der Electronic Product Code (EPC)-Spezifikation werden so weniger als 0,1 mm2 Siliziumfläche in einem 0,13-µm-CMOS-Prozess benötigt. Darüber hinaus schlägt Infineon auch ein neues Gehäusekonzept mit seitlichen Kontakten für eine einfachere Bestückung vor. Mit den neuen Schaltungen, einem einfacheren Codierungs-Schema und dem innovativen Gehäuse scheinen RFID-Tags für etwa 1 Cent machbar.

Schneller A/D-Wandler mit sehr geringer Leistungsaufnahme: Paper 935 – A 6b 500MHz 10mW ADC Array in Digital 90nm CMOS

Schnelle AD-Wandlung bei geringer Leistungsaufnahme ist ein kritischer Faktor für viele Applikationen, speziell in portablen Systemen. Verschiedene Ansätze wurden in der Vergangenheit präsentiert, um Low-Power-Architekturen zu entwickeln. In diesem Vortrag zeigt Infineon, dass durch die Parallelisierung von einfachen AD-Wandler-Strukturen nicht nur die Geschwindigkeit erhöht, sondern auch die Leistungseffizienz deutlich gesteigert werden kann. In dem vorgestellten Design wurden acht AD-Wandler (mit sukzessiver Approximation) parallel geschaltet, um einen hohen Durchsatz bei sehr geringer Leistungsaufnahme zu erhalten. Der vorgestellte AD-Wandler ist die erste Analogschaltung, die auf einem 90-nm-CMOS-Prozess integriert wurde. Dabei wurde eine Abtastrate von 600 MHz bei einer Leistungsaufnahme von nur 10 mW erreicht. Die Figure-of-Merit (FoM) des innovativen AD-Wandler-Design - ein Maß für die Leistungsfähigkeit unter Berücksichtigung der Leistungsaufnahme, Auflösung und Frequenz - ist der beste Wert aller bei der ISSCC bisher publizierten AD-Wandler.

Schaltungen für schnelle Kommunikationsanwendungen (4 Beiträge): Paper 996 – A Four Channel ADSL2+ Analog Front End for CO Applications with 75mW per Channel Built in 0.13µm CMOS

Der vor kurzem definierte ADSL2+ Standard ist eine Erweiterung des bewährten ADSL-Standards für drahtgebundene Kommunikation und bietet eine Downstream-Frequenz von 2,2 MHz sowie einen optional erweiterten Frequenzbereich mit mehr als 4 MHz. Damit werden höhere Datenraten über kurze Entfernungen möglich und es eröffnen sich neue Applikationen. In diesem Vortrag stellt Infineon ein Analog Front End (AFE) für den ADSL2+ Standard vor. Das Design basiert auf 0,13-µm-CMOS-Technologie und ist hinsichtlich Geschwindigkeit, Leistungsaufnahme und Chipfläche optimiert. Das AFE bietet vier Kanäle und enthält alle erforderlichen Funktionalitäten: analoge und digitale Codec-Blöcke, Filter, 14-bit-AD- und -DA-Wandler. Die Leistungsaufnahme mit nur 75 mW je Kanal ist nur etwa halb so groß wie bei bisher vorgestellten ADSL-AFEs. Die Linearität wurde mit mehr als 80 dBc in allen Betriebs-Modi gemessen. Auch der MTPR-Wert für den Übertragungskanal ist mit 75 dBc ausgezeichnet.

Paper 998 – A Power-Optimized Switched-Capacitor 14-Bit Delta-Sigma Modulator for ADSL CO Applications in 0.13µm CMOS with 1.5V Supply

DSL (Digital Subscriber Line)-Applikationen erfordern hochauflösende AD-Wandler mit großen Bandbreiten. Auf der anderen Seite ist die Leistungsaufnahme neben dem Übersprechen oft der limitierende Faktor beim Design von hochintegrierten ADSL-Linecards. Infineon stellt in diesem Vortrag einen SC(Switched Capacitor)-basierten Multibit-Delta-Sigma-AD-Wandler vor, der zusammen mit einem Referenzspannungs-Puffer in einem 0,13-µm-CMOS-Prozess integriert ist. Der 3-bit-Modulator (Single-Loop) bietet einen Dynamikbereich von 14 bzw. 13 bit mit einer entsprechenden Signalbandbreite von 276 kHz bzw. 1,5 MHz. Die Leistungseffizienz des SC-Konverters ist mit 8 mW (bei 1,5 V Versorgung und Betrieb mit 105 MHz) der beste bisher in der Literatur dokumentierte Wert. Das robuste und preiswerte Design prädestiniert dieses AD-Wandler-Konzept für die hochvolumige Fertigung.

Paper 738 – A Fully Integrated 13GHz Delta-Sigma Fractional-N PLL in 0.13µm CMOS

Das von Infineon präsentierte Design stellt die erste komplett integrierte CMOS-PLL-Schaltung mit 13 GHz dar. Die 13-GHz-PLL zielt auf künftige schnelle WLAN-Systeme, die im 17-GHz-ISM-Band arbeiten. Der hochintegrierte Chip enthält alle erforderlichen Funktionalitäten, wie einen differenziell getunten LC-VCO, IQ-Teiler, Low-Power-Prescaler, differenzielle Phasenfrequenz-Erfassung, Ladungspumpe, Loop-Filter und einen Noise-Shaping-Modulator. Die gesamte Leistungsaufnahme beträgt nur 60 mW bei 1,5 V Versorgungsspannung. Mit diesen Forschungsergebnissen zeigt Infineon die Machbarkeit für die Frequenzsynthese im Bereich von über 10 GHz und eröffnet so den Weg für CMOS-basierte Single-Chip-Systemlösungen für künftige WLAN-Systeme.

Paper 1046 – An 80MHz, 10-Bit Pipeline ADC with Dynamic Range Doubling and Dynamic Reference Selection Algorithm for Wireless LAN

Basisband-Prozessoren für die neuen drahtlosen LAN-Standards verlangen nach schnellen CMOS-AD-Wandlern. Für tragbare und kostenkritische Applikationen sind der Einsatz von CMOS und reduzierte Chipflächen unabdingbar. Infineon stellt in diesem Vortrag einen 10-bit-Pipeline-AD-Wandler mit 80 MHz vor, der nur 22 mA bei 1,5 V benötigt. Damit konnte die Leistungsaufnahme gegenüber bisherigen vergleichbaren Designs etwa halbiert werden. Implementiert in 0,13-µm-CMOS-Technologie benötigt die komplette Schaltung nur eine Chipfläche von 0,3 mm2. Diese Leistungssteigerung wurde auf Basis einer konventionellen 1,5-bit-Pipeline-Architektur durch den Einsatz zweier neuer Algorithmen erreicht: Dynamic Range Doubling (DRD) und Dynamic Reference Selection (DRS).